| EDAツール
/ Verific Design Automation |
米国Verific Design Automation社の
HDLフロントエンドは、SystemVerilog IEEE P1800、
Verilog IEEE 1076-1995/2001、VHDL IEEE1076-1993、さらに、
PSL/SUGARのパーサ、
アナライザ、合成用エラボレータ、SDFリーダ、中間ファイルアクセスルーチン等の
コンポーネントで構成されており、UnixおよびWindowsのmakefileを含む、C++のソース
コードで提供されます。 |
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Verific社のHDLフロントエンドは、米国Altera社のQuartusIIや、米国Real
Intent社のVerix等
の複数のEDAツールに採用されており、既に、3万人以上のユーザのサイトで使用実績の
ある業界標準の地位を確立しています。 DAC 2005では、17社のEDAベンダが、Verificの
フロンドエンドを組み込んだEDAツールのデモを行いました。 |
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Datasheet |
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実績に基づく信頼性、処理速度、小さなデータサイズ、簡易操作等、システムへの統合に
最適なソリューションを提供しています。 |
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アーキテクチャ |
