TC1700は、下記の3つの物理層規格をサポートしたターボデコーダです。

本IPコアはASICおよびFPGAターゲットに最適化されています。ベース・ステーションまたはCPEレシーバに実装することができます。ユニークなアーキテクチャの採用によって、柔軟性や機能セットの制限なしに、独立したシングルモードのコアと比較して、50％以上のシリコン面積の削減を実現しています。
このコアは、4GのSOCリーディング・メーカに採用されたシリコン実証済みのアーキテクチャにをベースに設計しました。

TC7000 - LTEは、3GPP/LTE仕様に最適化された畳み込みターボ符号（CTC）デコーダです。エラー訂正性能とコアの複雑さに対する様々なトレードオフを満たすために、いくつかのアルゴリズムのオプションが提供されています。デコーダのアーキテクチャは、すべてのブロックサイズに対して、高スループットを達成できるようになっています。 並列デコード・アーキテクチャ（*）で下記に4つのスループット・プロファイルを提供しています。

（*）スループットはご選択されたデバイスに依存し、ブロックサイズと繰り返し回数によって異なります。ここでは4回繰り返しの場合の典型的な数字が示されています。

TC7100は、3GPP仕様に最適化された畳み込みターボ符号（CTC）デコーダです。3GPPで指定されたすべてのターボ符号のオプションとブロックサイズを対応しています。コアは自己完結型で、外部メモリバンクを必要しません。デコードのスループットは、通常15Mbit/sです。コアは、FPGAやASICに実装可能であり、シリコン実証済みです。

TurboConcept社のTC1000 - WiMAXは、固定およびモバイルWiMAXターボコード（CTC）の業界基準です。本IPは、多数業界のリーダー（プレスリリース参照：http://www.turboconcept.com/pdf/Sequans_TurboConcept_Wimax.pdf）に採用され、基地局（FPGAコア）とユーザー端末（ASICコア）の両方で使用されています。コアは、浮動小数点に近いBER性能を提供し、様々なセル・サイズとシステム容量に対処するため、3つのスルー・プットレベル（5回繰り返しで50から200 Mbps）バージョンがあります。

TurboConcepts社の TC4200-WiMAXのコアは、WiMAX（IEEE 802.16eに）仕様に最適化された、高速Low Density Parity Check code（LDPC）デコーダです。特許取得済みのデコード・アーキテクチャは、小デバイスで、高いスループットを実現し、理想に近いビットエラーレート（BER）の性能を提供します。 2種類のバージョンを用意しています（*）

（*）スループットは選択されたデバイスに依存し、ブロックサイズによって異なります

TC4500コアは、DVB-T2仕様に準拠しています。L1信号モードを含む、すべてのFECと変調オプションを対応します。コアは、低複雑度のアーキテクチャを使用、FPGAやASICに実装可能です。

TC4300は、中国マルチメディアモバイル放送（CMMB）仕様に最適されたLDPCデコーダです。コアは、スタンドアロンモジュールで、外部メモリを必要しません。主流FPGAやASICデバイスがターゲットです。 2種類のスループット・レベル（*）バージョンがあります。

（*）スループットは選択されたデバイスに依存し、繰り返し回数によって異なります

TC4400コアは、ITU - Ghn（有線ホームネットワーク）仕様に完全に準拠したですLDPCデコーダです。コアは、ASICおよびFPGAデバイスに実装可能です。 汎用性の高いターボ/LDPC符号のアーキテクチャで、HomeplugAV仕様のオプションも提供されています。対応するLDPCエンコーダもあります。

TC1000は、双方向対話式衛星システム用のDVB-RCS標準対応のターボ符号を実装しています。このターボ符号は、ブロック・サイズと符号化率の組み合わせの柔軟性を提供し、効率的なマルチ・ユーザ・システムと低遅延を実現可能。TurboConcept社のTC1000エンコーダ/デコーダコアは、FPGAリソースの最適なスループットと使用率トレードオフを提供します。DVB-RCSの典型的な使用例として、一つの高スループット・デコーダコアが、多くのユーザとの周波数帯域で共有されるハブ（基地局）があります。低コストFPGAデバイスまたはASICに実装できるコアは、端末側でも効率的なソリューションです。 TC1000は、業界基準であり、今日の多くのRCSのやRCS-likeシステムに装備されています。

FEC技術：

• 2次元並列連結の畳み込み符号、8ステート
• デュオ・バイナリ（各エンコーディングのサイクルでの入力ビットのペアで構成されたトレリス）
• 柔軟なブロック・サイズ（16〜216ペイロードバイト、より大きいまたはカスタムサイズに拡張可能）
• 符号化率の柔軟性（1/3、2/5、1/2、2/3、3/4、4/5、6/7）
• 短から中程度ブロック・サイズに対するよいBER性能

TC4000 LDPC+ BCHデコーダは、シャノン近似のEb/N0のパフォーマンスを導く、強力な誤り訂正方式を実装しています。本IPコアはDVB-S2仕様（ETSI発明302307）に完全準拠し、TurboConcept社の先進的なLDPC復号器のアーキテクチャをベースにしています。コアに下記機能を含まれています。

• ソフトLLR値に、I/Qのデマップ機能 - QPSK、8PSK、16と32APSK対応
• ブロック・ディインタリーバ （8PSKおよびAPSK変調）
• 高速繰り返しLDPCデコード
• BCHデコード
• ベースバンドの機能のオプション - ディスクランブル、CRCデコードまたはTSインタフェース

FECエンコーダも提供可能。コア単体として提供、またはCommsonicのDVB-S2変調器に統合

FEC技術：CCSDS

• 並列連結、畳み込み符号、16ステート
• バイナリ入力に基づいたトレリス

TurboConcept社は、コード・カバレッジとスループット・レベルが選択できるいくつかのTPCデコーダ・コアを提供しています。すべてのコアは、パリティおよび拡張ハミング符号を対応しています。BCHダブル・エラー訂正オプションを選択することも可能です。これらのコードは、通常、非常に低いビット・エラー・レート（BER<1E - 8）範囲でより良いパフォーマンスを提供する一方、より複雑なコアにつながります。低いコード・レート（2 / 3以下）に達成可能な 3次元コードもオプションで対応可能。一般的にTPCソリューションは、非常に低いエンコーダ/デコーダのハードウェア複雑度で最高のスループットを達成するため魅力的です。これらはコアは、高符号化率（3 / 4以上）で、中から大規模なブロック・サイズ（4kから16kのブロックサイズ）に対して、優れたBER性能を提供しています。本質的にターボ畳み込み符号よりも柔軟性は低いですが、大きいブロックサイズと符号化率のセットの際、処理を短縮することができます。

FEC技術：TPC

• リティおよび拡張ハミング符号
• BCHダブル・エラー訂正コード - オプション
• 3次元コードのサポート - オプション
• 柔軟なブロックサイズ/コードレートをサポートする為の短縮（Shortening）（行、列、ビット）