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IP / 画像・映像処理 IP
 

MPEG-2オーディオ、ビデオ、データ転送ストリーム(ISO / IEC 13818-1)のためのデマルチ・プレクサを実装しています。

チューナに受信されたトランスポート・ストリーム(TS)には、複数のプログラムからのオーディオ、ビデオ、データのパケット化した・エレメンタリ・ストリーム(PES)及びプログラム固有の情報(PSI)のパケットが含まれています。各パケットのタイプは、そのパケットID(PID)によって識別されます。本ディコーダコアは、チューナからトランスポート・ストリーム・パケットを受けとり、パケット同期、PIDとセクションのフィルタリング、および、エレメンタリ・ストリームの抽出を実行し、そして、外部のシステム・クロックの再構築回路と直接繋ぐことが可能です。

本デコーダ・コアは、32個までのプログラマブルPIDのフィルタを搭載し、希望のストリームをデマルチプレクス可能。また、DVBデスクランブルと3DES暗号をサポートしています。32個の12バイト・フィルタをベースにしたセクション・フィルタリングを行います。TSから抽出されたデータとPESストリームは、ホストまたはそれぞれのデコーダによってさらに処理する為にシステム・メモリに送られます。

本コアは、ビット・シリアルまたは8ビット・パラレル・モードのどちらかで動作可能な専用インタフェースを介してトランスポートストリームを受け入れます。ホスト・プロセッサは、AMBA/AHBスレーブ・インタフェースを介して、コアの制御およびステータス・レジスタに、AMBA/AHBマスタ・インタフェースを介して256メガ・バイトまでのシステム・メモリにアクセスします。専用のポートにより、プログラム・クロック・リファレンス(PCR)の値を出力されます。クロック・リカバリ・ハードウェアの直接使用が可能。

コアは、再利用と信頼性を考慮して設計されており、量産で実証されています。 完全な'C'のリファレンス・ドライバと完全にドキュメント化されたAPIは、システム統合を容易にします。コアを使用したオプションのFPGAベースのリファレンス・システムは、評価およびソフトウェアの早期開発を実現する完全な開発環境を提供します。

インプリメンテーション結果
MPEG2-TS-Dコアは、最高クラスの設計原理を使用して開発され、非常に効率的なリソース使用を実現しています。コアは、30K程度のゲート・サイズ、3Kビットのメモリの規模に合成されます。

 

 
主な特長
  ISO/IEC 13818-1 MPEG -2トランスポート・ストリームに準拠
  DVB、ATSCおよびARIBをサポート
  1ビット・シリアルまたは8ビット・パラレル・インタフェース
  各TSパケットは、188から224バイト
  適応フィールド処理
  最大100Mbpsの入力レート
     
強力なフィルタリングPID
  32 PIDフィルタ
  PSIとPESフィルタリング
  12バイトのフィルタ長の32セクションフィルタ
  ストリームの録音機能
     
復号内蔵
  DVBスクランブル
  プログラム可能な暗号解読鍵を使った、ECB、CBC、CTSモードのDESおよび3DES
     
統合の容易さ
  AHB / AMBAインタフェースと組込みDMA
  256は、アドレス可能なメモリをMバイト
  プログラマブル・フィルタ、PIDマッピング・テーブル、およびシステム・メモリ内のバッファ・オフセット
  フレキシブル/プログラム可能な割り込みインターフェース
  サンプルのドライバとAPIドキュメント
     
FPGAの開発および評価プラットフォーム
  32ビットMCUベースのシステム
  リアルタイムのビデオ入力
  MPEG2-TS-Dトランスポート・ストリームDemux、DDR-2システム、ディスプレイ・コントローラを含む
  DVIデジタル出力
     
アプリケーション
  衛星テレビ/ IPTV /ケーブル・セット・トップ・ボックス
  ブルーレイDVDプレーヤ
  ビデオ対応のポータブル機器
  監視システム
  ビデオ会議
  データ放送
     
ブロック図
mpeg2-ts-d block diagram
機能の説明 図で簡潔に示されるように、コアは、以下で説明されるいくつかの機能ブロックで構成されています。
 
キャプチャ
    データ・キャプチャとクロック同期を提供します。
 
PIDフィルタ
    用途は、転送データを、信制御レジスタで指定されたハードウェア・デコーダとメモリ・インターフェイスへの渡す信号のイネーブルに使用。
 
テーブル・デコード
    MPEG-2トランスポート・ストリームの主要なテーブル・タイプを処理 :PMT、PAT、CAT、TSDTとNIT
 
AHBインタフェース制御レジスタのプログラミングとステータ・スレジスタのレポートの為の非同期クロック・ドメイン
    システムへの一つの割り込みが含まれています。
 
PES0 - PES3
    デコードのために、各PESに別々のベース・アドレスを保持します。 ここで明示的にデコードされない各追加のPESは、循環バッファに格納されます。
 
TDES
    PESレベルの暗号化アルゴリズムのために、CBCを持ったトリプルDESを実装しています。
 
メモリ・バッファ・ソースMUX
    トランスポート・メモリ・インタフェースへの単一のインターフェイスを提供する、マルチプレクサを通過したアドレスとデータ。
 
FPGAの開発&評価プラットフォーム
    FPGAにこのコアが実装されている開発&評価プラット・フォームは、迅速かつ費用対効果高いの評価と、初期のソフトウェアのプロトタイピングを可能にします。
 
すぐに実行できるプラット・フォームは、カスタム・アプリケーション実行する32ビットのホスト・プロセッサ、DVIとその他の組み込みインタフェース、そして、電源投入時に読み込まれるフラッシュ・ベースのROMモニタを実行するペリフェラル・スイートを搭載しています。
統合されたコンパクト・フラッシュ・システムを使用して、ビット・ストリームは、顧客が開発したソフトウェアまたは含まれるトランスポート・ストリーム・プレーヤのいずれかを使用して、メモリにロードされ、デコードされることがあります。
ビデオ出力システムは、オンボードのDVIインターフェースを利用し、追加のドーターカードは必要ありません。
ROMモニタは、GCCを使用した開発特定の顧客アプリケーション・コードの開発とダウンロードが可能とし、ハードウェアとソフトウェアの同時検証を可能にします。
     
検証
    MPEG2-TS-Dは、厳密にランダムと指示テストを用いて検証されています。コアは、量産のシリコン実証済です。
 
納品物
  コアは、ASIC(合成可能なHDL)とFPGA(ネットリスト)の形式で提供されます。
  HDL RTLソース・コード(ソフト・コア)または合成後のEDIFネットリスト(ファーム・コア)
  C言語のリファレンス・ドライバ、APIおよびビデオ・プレーヤのアプリケーション
  洗練されたHDLのテスト・ベンチ
  シミュレーション・スクリプト、ベクタ、期待される結果、タイミング制約シミュレーションの概要
  合成(ソフト)または配置配線(ファーム)スクリプト
  APIを含む包括的なユーザ・ドキュメンテーション、および機能仕様。
 
 
 
 
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