xQlave™ - ポスト量子暗号コア：KYBER-512/768/1024 KEM (balanced)

• コンプライアンス：Kyber仕様3.0（2020年10月1日）に準拠しています。Xipheraは、標準化が新しいバージョンに進行する場合にIPを更新することを確約しています。
• 小さなサイズ：10k LUT未満のリソースといくつかの乗算器/DSPブロックおよび内部メモリブロックを使用します
• 高性能：1秒あたり数千回の鍵生成、カプセル化、または復号化操作が行われます。
• 安全なアーキテクチャ：実行時間は秘密の値に依存せず、タイミングベースのサイドチャネル攻撃からの保護を提供します。ソフトウェアコンポーネントを一切使用せず、デジタルロジックのみで実装されています
• インターフェース：シンプルな64ビットインターフェースはシステム統合を容易にサポートします。

xQlave™ - ポスト量子暗号コア：Dilithium

• 最適化されたパフォーマンス: ML-DSAは、毎秒数百を超える演算を実行するように最適化されています。
• セキュリティアーキテクチャ: ML-DSAの実行時間は秘匿値に依存しないため、タイミングベースのサイドチャネル攻撃に対する高い耐性を持ちます。また、ML-DSAはソフトウェアコンポーネントを一切使用せず、デジタルロジックのみで実装されています。
• 統合容易: ML-DSAはシンプルな64ビットインタフェースを採用しており、さまざまなシステムへの統合が簡単です。
• コンプライアンス: ML-DSAは、NISTによって標準化候補に選定された最新版のFIPS 204 (2023年8月) に準拠しています。

真乱数発生器：TRNG

• コンパクトのサイズ：＜1.7K 6-input LUTs；1~2 Block RAM
• 自律動作：エントロピーソースは内部クロックで駆動不要、他のロジックから独立して動作します
• パラメター設定対応：データ出力の幅、内部バッファーのサイズとヘルシテストの閾値等を設定可能
• セキュリティ機能：内部バッファーのすべてのビットを消去するゼロ化機能等が備えています
• 規格準拠：NIST SP 800-90B に準拠し、FIPS 140-2 認証対応
• 統計テスト合格：エントロピー ソース PractRand、gjrand、TestU01、NIST SP 800-22 統計テスト スイート、および厳格なテスト スイートの出力

模擬乱数発生器：PRNG(High-speed)

• 高性能: XIP8103Hは、一般的なFPGA実装でわずか約18,000個のルックアップテーブル (LUT) を消費しながら、69 Gbpsを超えるスループットを実現します
• 汎用性: XIP8103Hは、前方予測耐性モードをサポートしており、出力を生成する間にオンとオフを切り替えることが可能です。
• 標準準拠: XIP8103H は NIST SP800-90A 仕様 に準拠しています。 XIP8103H は、Xiphera の NIST SP800-90B 準拠の XIP8001B TRNGコアと組み合わせて、NIST SP800-90C 準拠 のランダム ビット ジェネレーター (RBG) を形成できます。
• 容易な統合: AXI4-LiteおよびAXIストリームインターフェースを備えており、さまざまなシステムへの統合が容易です。

模擬乱数発生器：PRNG(Balanced)

• 性能とリソース使用量のバランス: XIP8103Bは、一般的なFPGA実装でわずか約4000個のルックアップテーブル (LUT) を消費しながら、2 Gbpsを超えるスループットを実現します。
• 汎用性： XIP8103Bは、前方予測耐性モードをサポートしており、出力を生成する間にオンとオフを切り替えることが可能です。
• 規格準拠：XIP8103B は NIST SP800-90A 仕様に準拠しています。Xiphera の NIST SP800-90B準拠の XIP8001B TRNGコアと組み合わせて、NIST SP800-90C 準拠 のランダム ビット ジェネレーター (RBG) を形成できます。
• 統合容易: AXI4-LiteおよびAXIストリームインターフェースを備えており、さまざまなシステムへの統合が容易です。

TLS1.3 クライアント (Compact)

• ハードウェアベースのセキュリティ機能：OSのセキュリティへの依存、サードパーティーソフトウェアの脆弱性等ソフトウェア ベースのセキュリティの潜在的な弱点を回避するように設計されています。
• ハードウェアベースの暗号オペレーション：すべての暗号数学オペレーションは完全にハードウェアで実行されるため、ソフトウェアベースの TLS 実装と比べ、セキュリティとパフォーマンスが大幅に向上します。
• ハードウェアベースのキー管理: すべての暗号化キーは専用の内部メモリに保存され、ソフトウェアベースのキー管理よりも実質的なセキュリティ上の利点を提供し、IEC 62443 セキュリティ レベル 3 設計に必要です。
• オプティマイズしたリソース要求：Intel社の Cyclone V FPGAに実装する場合のロジック使用量は 8500 ALM (Adaptive Logic Module)程度
• 高速セッション確立可能： ハンドシェイク計算の実行時間は、FPGA の 100MHz で 100ms 未満です。 一定の FPGA 実行時間は、タイミングベースのサイドチャネル攻撃から保護します。
• 性能：1Gbps以上の暗号と復号転送速度対応
• 標準準拠: RFC 8446 で定義された最新の TLS 1.3 標準に従い、サイズを最小限に抑えるために選択された暗号方式を使用しています

IPSEC AES-256-GCM (Extreme-Speed IPsec ESP packet encrypt and decrypt)

• • パフォーマンス: 高速なXIP7013Eは、ハイエンドFPGAおよびASICで200 Gbpsを超えるスループットを達成しています。本IPsecコアのレイテンシは固定されており、入力パケットの長さに依存しません。短いパケットを処理する際でも、追加のインターパケットギャップサイクルを必要ない。
• • 規格準拠: XIP7013EはRFC4303 [3]に準拠しています。暗号スイート（AES-256-GCM）は、Advanced Encryption Algorithm（AES）規格およびGalois Counter Mode（GCM）標準に完全に準拠しています。
• • 簡単なインターフェース: XIP7013Eはペイロードデータに対してストリーミングインターフェースを使用し、必要なESPパケットパラメータに対してはサイドチャネルシグナリングを使用しています。

MACsec AES256-GCM (Balanced)

• コアサイズ：インテル® Cyclone® V では 13000 (ALM) のロジック使用量、ティピカル実装の場合は乗算器や DSPBlock 不使用。
• パフォーマンス: Gbps 範囲のスループット。たとえば、Xilinx® Artix® -7 ファミリでは最大 1.5 Gbps です。
• 規格とテスト ベクトル準拠: MACsec プロトコル標準 IEEE Std 802.1AE-2018 に完全準拠。暗号スイートはAES GCM 標準準拠。 IEEE Std 802.1AE-2018 の Annex C で指定されている関連するテスト ベクトルに合格。
• インターフェース：　32 ビット FIFO インターフェイスにより、ロジックおよび制御ソフトウェアとの統合が容易。

MACsec AES256-GCM ( High-speed)

• コアサイズ：インテル® Stratix® 10 では 48000 のロジック使用量、ティピカル実装の場合は乗算器や DSPBlock 不使用。
• パフォーマンス：数十 Gbps 程度のスループット (たとえば、Xilinx® UltraScale+™ MPSoC ファミリで最大 40+ Gbps)。
• MACsec プロトコル標準 IEEE Std 802.1AE-2018 に完全準拠。暗号スイートはAES GCM 標準準拠。 IEEE Std 802.1AE-2018 の Annex C で指定されている関連するテスト ベクトルに合格。

MACsec 100G MACsec AES256-GCM(Extreme-Speed)

• リソース使用量：Intel® Stratix® 10GX FPGAに実装時 220959 ALM、DSPブロック不使用
• パフォーマンス: AMD® Virtex® UltraScale+では132.75 Gbpsのスループットを達成しています。
• 規格準拠: IEEE 802.1AE-2018で標準化されたMACsecプロトコルに準拠しています。 暗号スイートは、AES およびGCM 規格に準拠しています。
• テストベクトル準拠：IEEE 802.1AE-2018のAnnex Cで指定された関連するテストベクトルをパスしています。

AES256-GCM (Balanced)

• コンパクトなサイズ: インテル® Cyclone® V で約 2800(ALM)のロジックのみ使用。乗算器、DSPブロック、または内部メモリは不使用。
• パフォーマンス: 数Gbps 範囲のスループット。例えば、Xilinx® Artix® -7 ファミリでは 2.0 Gbps達成可能。
• 規格とテストベクトルへの準拠: AESおよびGCM規格に完全に準拠しています。MACsec GCM-AES テストベクトルで指定されたすべてのテストベクトルに合格。
• インターフェース：　32 ビット FIFO インターフェイスにより、他のロジックおよび制御ソフトウェアとの統合が容易

AES256-GCM (High-speed)

• 適度なサイズ: インテル® Cyclone® V で約 21700 ALMのロジックのみ使用。DSP ブロック、または内部メモリーは不使用。
• 最適化した実装: アンローリング、パイプライン化と最適化したAES S ボックス設計。パイプラインKaratsuba乗算器によるGMAC計算で高パフォーマンスが実現。
• パフォーマンス: 数十 Gbps 範囲のスループット (Xilinx® UltraScale+™ MPSoC で 65+ Gbps 程度)。
• 規格及びテストベクトルへの準拠: AES及びGCMの標準に完全に準拠。MACsec GCM-AESテストベクトルで指定されたすべてのテストベクトルに合格。
• インターフェース：128 ビットおよび 256 ビット インターフェイスにより、他の高速ロジックとの統合が容易になります。

マルチモード AES256 (ECB, CBC, CFB, OFB, CTR) (Balanced)

• コンパクトなサイズ: インテル ® Cyclone ® 10 GX 上の 3869(ALM)のロジックのみ使用。乗算器や DSPブロックは不使用。
• パフォーマンス: 数Gbps 範囲での印象的なスループット (Xilinx® Kintex® UltraScale+ での 3.23+ Gbps 程度)。
• 標準準拠: AES標準と、ECB、CBC、CFB、OFB、および CTR モードの規格に完全に準拠しています。
• 汎用性: キー、初期化ベクトル (IV)、及び暗号化モードはブロックごとに動的に切替可能。

AES256-XTS (Balanced)

• 適度なサイズ: Intel ® Cyclone ® 10 GX 上で6074 ALMのみ使用。乗算器やDSPブロックは不使用。
• パフォーマンス: 数Gbps範囲でのスループット (Xilinx® Kintex® UltraScale+ で 3.20+ Gbps程度)。
• 標準準拠: AESおよび XTS 標準に準拠しています。
• オプションでCiphertext Stealing 機能対応可能。
• 複数のインスタンスの並列処理により高速化可能。

AES256-XTS (High-speed)

• 適度なサイズ: インテル® Agilex® F 上 28456 ALMのみ使用。乗算器やDSPブロックは不使用。
• パフォーマンス: 数十Gbps範囲のスループット。Xilinx® Versal® Prime での 43.48+ Gbps 程度
• 規格準拠: AESとXTS 標準に準拠しています。
• オプションでCiphertext Stealing機能対応可能
• 複数のインスタンスの並列処理により高速化可能。
• 4kBのデフォルトのセクターサイズでバーストモードのセクター書き込みと読み取りが可能

公開キー暗号： NIST楕円曲線暗号(ECC)アクセラレータ(High-speed）

• 高速: XIP4200H は高速向けに最適化されています。 たとえば、NIST P-256 でのキーの生成には約 180k クロック サイクルが必要ですが、XIP4200H は最新の高速 FPGA および ASIC で 1 秒あたり 1,000 回以上の演算を計算できます。
• 多用途の曲線サポート: XIP4200H は、単一の IP コア インスタンス内のすべての NIST P 曲線をネイティブにサポートします。 顧客指定の曲線をサポートされている曲線のセットに追加できます。
• セキュアなアーキテクチャ: 実行時間と操作のパターンは秘密の値から独立しており、タイミングベースのサイドチャネル攻撃に対する完全な保護を提供します。 XIP4200H には、マルチトレース サイドチャネル攻撃 (DPA など) に対する強化された保護が含まれています。 XIP4200H は完全に RTL ベースであり、ソフトウェアや CPU コンポーネントは組み込まれていません。
• 規格への準拠: XIP4200H は、FIPS 186-5 および SP 800-56A に準拠しています。 XIP4200H は、IKEv2 や TLS 1.3 を含む多数の公開キー システムやプロトコルの一部として使用できます。
• 使いやすい: シンプルな 32 ビット インターフェイスにより、ユーザシステムに簡単に統合可能。

公開キー暗号：Curve25519 X25519 キー交換

• コンパクトなサイズ: 1000 LE、1 ～ 2 個の乗算器/DSPと1個 RAMブロックのみ使用。
• 固定遅延: 実行時間はキー値に依存しません。タイミングベースのサイドチャネル攻撃に対する保護
• パフォーマンス: 1 秒あたり 100 回を超える鍵交換操作。
• 規格準拠: RFC7748に準拠し、IKEv2 (RFC 8031) および TLS 1.3 (RFC 8446) を含む多くの公開鍵プロトコルで使用可能。

公開キー暗号：Curve25519 X25519 キー交換及びEd25519 EdDAS

• コンパクトなサイズ: Intel® Cyclone® 5に実装時約800ALM、1 ～ 2 個のDSP ブロック及び 1 ～ 2 個の内部メモリブロックのみ使用。
• 固定遅延: 実行時間はキー値に依存しません。タイミングベースのサイドチャネル攻撃に対する保護。
• パフォーマンス: 1 秒あたり100 回を超える鍵交換またはデジタル署名操作。
• 規格準拠: RFC7748、RFC8032、および FIPS 186-5 のドラフトバージョンに準拠。IKEv2 (RFC 8031)やTLS 1.3 (RFC 8446) など、多くの公開鍵プロトコルで使用可能。

公開キー暗号：NIST P-256/P-384 ECDH and ECDSA

• コンパクトなサイズ:インテルCyclone® V SX SoCでは1549個のALM / ザイリンクスArtix-7® では1118個のLUT、1～2個のDSPブロック及び1～3個の内部メモリブロックのみ使用。
• 安全なアーキテクチャ: 実行時間と計算中の操作のパターンはシークレットの値とは無関係。タイミングベースのサイドチャネル攻撃に対する完全な保護を提供。 また、セキュリティ上重要な値を2つの別々のインターフェイスを使用してアクセス。
• 規格準拠: FIPS186-4及びSP800-56Aに準拠。 IKEv2及びTLS 1.3 (RFC 8446)を含む多くの公開鍵システム及びプロトコルで使用可能。
• 統合容易: 16ビットインターフェイスにより、各種のシステムへのインテグレーションは容易。

公開キー暗号：RSA 署名検証

• コンパクトなサイズ: Xilinx® Zynq®-7000 で 280個のLUTと2つの内部メモリブロックのみ使用。
• 公開指数を使用してべき乗を計算し、4096ビットまでのすべてのモジュラスサイズ対応しています。オプションでより大きなモジュラスサイスも対応可能。
• パフォーマンス: 1 秒あたり 10 回を超えるデジタル署名検証操作
• 標準準拠: FIPS186-4に準拠。

SHA-3 (SHA-3-224/256/384/512及び(c)SHAKE-128/256) (Compact)

• コンパクトなサイズ: インテル Cyclone® V SX SoCでは673個ALM　/ ザイリンクス Artix-7® では978個の6入力LUT、及び一部の内部メモリブロック使用。
• 多様なアルゴリズム対応: SHA-3-224/256/384/512、SHAKE-128/256、および cSHAKE-128/256。
• 安全なアーキテクチャ: 実行時間は入力値に依存しません。タイミングベースのサイドチャネル攻撃に対する完全保護
• 規格準拠: FIPS202およびSP800-185に準拠
• 統合容易: 64 ビットインターフェイスは、各種システムに簡単に統合可能。

SHA-3 (SHA-3-224/256/384/512及び(c)SHAKE-128/256)(High-speed)

• 高スループット: 数Gbps程度の高いスループット
• 多様なアルゴリズム対応: SHA-3-224/256/384/512、SHAKE-128/256、および cSHAKE-128/256。
• 安全なアーキテクチャ: 実行時間は入力値に依存しません。タイミングベースのサイドチャネル攻撃に対する完全保護。
• 規格準拠: FIPS202およびSP800-185に準拠
• 統合容易: 64 ビットインターフェイスは、各種システムに簡単に統合可能

SHA-256及びキー派生関数(HKDF/HMAC/SHA-256) (Blanced)

• 一つのコアでSHA-256、HMAC、及びHKDF対応。簡単かつ効率的にTLS 1.3 等の複数の暗号処理を実行。
• 固定遅延：レイテンシーは固定で、タイミングベースのサイドチャネル攻撃に対する保護
• パフォーマンス: 数百Mbps 程度のハッシュ速度を達成
• コンパクトなサイズ: インテル® Cyclone® V ファミリーに実装時約1800個のALMと3個メモリブロックを使用
• 規格準拠: NIST FIPS 180-4、FIPS 198-1、及びRFC 5869 に準拠しています

SHA-384及びキー派生関数(HKDF/HMAC/SHA-384)(Blanced)

• 汎用性:　一つのコアでSHA-384、HMAC及びHKDF対応。簡単かつ効率的にTLS 1.3 等の複数の暗号処理を実行。
• 固定遅延：レイテンシーは固定で、タイミングベースのサイドチャネル攻撃に対する保護。
• パフォーマンス: 数百Mbps 程度のハッシュ速度を達成
• コンパクトなサイズ: インテル® Cyclone® V ファミリーに実装時、 2481個のALMと6個メモリブロックを使用。
• 規格準拠: NIST FIPS 180-4、FIPS 198-1、および RFC 5869 に準拠しています。

SHA-256/512及びキー派生関数(HKDF/HMAC/SHA-256/SHA-512)(Compact)

• 一つのコアでSHA-256、SHA-512、HMAC及びHKDF対応。簡単かつ効率的にTLS 1.3 等の複数の暗号処理を実行。
• 固定遅延：レイテンシーは固定で、タイミングベースのサイドチャネル攻撃に対する保護。
• コンパクトなサイズ: Xilinx® Zynq UltraScale+® ファミリで約1000個LUT と 3個メモリブロックを使用。
• 規格準拠: NIST FIPS 180-4、FIPS 198-1、および RFC 5869 に準拠しています。

ChaCha20-Poly1305(High-speed)

• 適度なサイズ: インテル® Agilex® F に実装時約14928 ALM使用。
• 固定遅延：レイテンシーは固定で、タイミングベースのサイドチャネル攻撃に対する保護。
• パフォーマンス: 数十 Gbps 範囲のスループット (例えば、Xilinx® Versal® Primeで 43.52+ Gbps)。複数のインスタンス並列処理により、高いスループットを実現可能。
• 低遅延で高速: 最適化された初期レイテンシの後、1クロックサイクルあたり16 バイトのブロックを処理する性能を備えています。高いスループットでシングルデータストリームを処理可能。
• 標準準拠: RFC 8439「IETF プロトコルの ChaCha20 および Poly1305」に完全に準拠しています。

ChaCha20-Poly1305(Balanced)

• 適度なサイズ:　Intel® Cyclone® 10 GX で約 5052 ALM。
• 固定遅延：レイテンシーは固定で、タイミングベースのサイドチャネル攻撃に対する保護。
• パフォーマンス: Gbps 範囲のスループット(Xilinx® Zynq® MPSoCで6.96+ Gbps)。複数のインスタンス並列処理により、高いスループットを実現可能。
• 低遅延で高速: 最適化した最小限の初期レイテンシの後、1クロックサイクルあたり16 バイトのブロックを処理する性能を備えています。高いスループットでシングルデータストリームを処理可能。
• 規格準拠: RFC 8439「IETF プロトコルの ChaCha20 および Poly1305」に完全に準拠しています。

ASCON (Balanced)

• 規格準拠：Ascon仕様1.2 (2021年5月31日) に準拠しています。
• 固定遅延：時間ベースのサイドチャネル攻撃からの保護を提供します。
• コンパクトなサイズ: Intel® Cyclone® V Eでは1842 ALM、Xilinx® Kintex® Ultrascale+では2334 LUTが必要です。
• 簡単な統合: 64ビットインターフェースはさまざまなシステムへの簡単な統合をサポートしています。